高速電路設(shè)計(jì)中的差分信號

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高速電路設(shè)計(jì)中的差分信號

電源適配器差分走線

差分信號（DifferentialSignal）在高速電路設(shè)計(jì)中的應(yīng)用越來越廣泛，電路中較關(guān)鍵的信號往往都要采用差分結(jié)構(gòu)設(shè)計(jì)，什么另它這么倍受青睞呢？在PCB設(shè)計(jì)中又如何能保證其良好的性能呢？帶著這兩個問題，我們進(jìn)行下一部分的討論。

高速電路設(shè)計(jì)中的差分信號

何為差分信號？通俗地說，就是驅(qū)動端發(fā)送兩個等值、反相的信號，接收端通過比較這兩個電壓的差值來判斷邏輯狀態(tài)“0”還是“1”。而承載差分信號的那一對走線就稱為差分走線。

差分信號和普通的單端信號走線相比，較明顯的優(yōu)勢體現(xiàn)在以下三個方面：

a.抗干擾能力強(qiáng)，因?yàn)閮筛罘肿呔€之間的耦合很好，當(dāng)外界存在噪聲干擾時(shí)，幾乎是同時(shí)被耦合到兩條線上，而接收端關(guān)心的只是兩信號的差值，所以外界的共模噪聲可以被完全抵消。

b.能有效抑制EMI，同樣的道理，由于兩根信號的極性相反，他們對外輻射的電磁場可以相互抵消，耦合的越緊密，泄放到外界的電磁能量越少。

c.時(shí)序定位精確，由于差分信號的開關(guān)變化是位于兩個信號的交點(diǎn)，而不像普通單端信號依靠高低兩個閾值電壓判斷，因而受工藝，溫度的影響小，能降低時(shí)序上的誤差，同時(shí)也更適合于低幅度信號的電路。目前流行的LVDS（lowvoltagedifferentialsignaling）就是指這種小振幅差分信號技術(shù)。

對于PCB工程師來說，較關(guān)注的還是如何確保在實(shí)際走線中能完全發(fā)揮差分走線的這些優(yōu)勢。也許只要是接觸過Layout的人都會了解差分走線的一般要求，那就是“等長、等距”。等長是為了保證兩個差分信號時(shí)刻保持相反極性，減少共模分量；等距則主要是為了保證兩者差分阻抗一致，減少反射。“盡量靠近原則”有時(shí)候也是差分走線的要求之一。但所有這些規(guī)則都不是用來生搬硬套的，不少工程師似乎還不了解高速差分信號傳輸?shù)谋举|(zhì)。

下面重點(diǎn)討論一下PCB差分信號設(shè)計(jì)中幾個常見的誤區(qū)
誤區(qū)一：認(rèn)為差分信號不需要地平面作為回流路徑，或者認(rèn)為差分走線彼此為對方提供回流途徑。造成這種誤區(qū)的原因是被表面現(xiàn)象迷惑，或者對高速信號傳輸?shù)臋C(jī)理認(rèn)識還不夠深入。從圖1-8-15的接收端的結(jié)構(gòu)可以看到，晶體管Q3,Q4的發(fā)射極電流是等值，反向的，他們在接地處的電流正好相互抵消（I1=0），因而差分電路對于類似地彈以及其它可能存在于電源適配器和地平面上的噪音信號是不敏感的。地平面的部分回流抵消并不代表差分電路就不以參考平面作為信號返回路徑，其實(shí)在信號回流分析上，差分走線和普通的單端走線的機(jī)理是一致的，即高頻信號總是沿著電感較小的回路進(jìn)行回流，較大的區(qū)別在于差分線除了有對地的耦合之外，還存在相互之間的耦合，哪一種耦合強(qiáng)，那一種就成為主要的回流通路。圖1-8-16是單端信號和差分信號的地磁場分布示意圖。
高速電路設(shè)計(jì)中的差分信號

在PCB電路設(shè)計(jì)中，一般差分走線之間的耦合較小，往往只占10~20%的耦合度，更多的還是對地的耦合，所以差分走線的主要回流路徑還是存在于地平面。當(dāng)?shù)仄矫姘l(fā)生不連續(xù)的時(shí)候，無參考平面的區(qū)域，差分走線之間的耦合才會提供主要的回流通路，見圖1-8-17所示。盡管參考平面的不連續(xù)對差分走線的影響沒有對普通的單端走線來的嚴(yán)重，但還是會降低差分信號的質(zhì)量，增加EMI，要盡量避免。也有些設(shè)計(jì)人員認(rèn)為，可以去掉差分走線下方的參考平面，以抑制差分傳輸中的部分共模信號，但從理論上看這種做法是不可取的，阻抗如何控制？不給共模信號提供地阻抗回路，勢必會造成EMI輻射，這種做法弊大于利。

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誤區(qū)二：認(rèn)為保持等間距比匹配線長更重要。在實(shí)際的PCB布線中，往往不能同時(shí)滿足差分設(shè)計(jì)的要求。由于管腳分布，過孔，以及走線空間等因素存在，必須通過適當(dāng)?shù)睦@線才能達(dá)到線長匹配的目的，但帶來的結(jié)果必然是差分對的部分區(qū)域無法平行，這時(shí)候我們該如何取舍呢？在下結(jié)論之前我們先看看下面一個仿真結(jié)果。
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從上面的仿真結(jié)果看來，方案1和方案2波形幾乎是重合的，也就是說，間距不等造成的影響是微乎其微的，相比較而言，線長不匹配對時(shí)序的影響要大得多（方案3）。再從理論分析來看，間距不一致雖然會導(dǎo)致差分阻抗發(fā)生變化，但因?yàn)椴罘謱χg的耦合本身就不顯著，所以阻抗變化范圍也是很小的，通常在10%以內(nèi)，只相當(dāng)于一個過孔造成的反射，這對信號傳輸不會造成明顯的影響。而線長一旦不匹配，除了時(shí)序上會發(fā)生偏移，還給差分信號中引入了共模的成分，降低信號的質(zhì)量，增加了EMI。

可以這么說，PCB差分走線的設(shè)計(jì)中重要的規(guī)則就是匹配線長，其它的規(guī)則都可以根據(jù)設(shè)計(jì)要求和實(shí)際應(yīng)用進(jìn)行靈活處理。

誤區(qū)三：認(rèn)為差分走線一定要靠的很近。讓差分走線靠近無非是為了增強(qiáng)他們的耦合，既可以提高對噪聲的免疫力，還能充分利用磁場的相反極性來抵消對外界的電磁干擾。雖說這種做法在大多數(shù)情況下是非常有利的，但不是絕對的，如果能保證讓它們得到充分的屏蔽，不受外界干擾，那么我們也就不需要再讓通過彼此的強(qiáng)耦合達(dá)到抗干擾和抑制EMI的目的了。如何才能保證差分走線具有良好的隔離和屏蔽呢？增大與其它信號走線的間距是較基本的途徑之一，電磁場能量是隨著距離呈平方關(guān)系遞減的，一般線間距超過4倍線寬時(shí)，它們之間的干擾就極其微弱了，基本可以忽略。此外，通過地平面的隔離也可以起到很好的屏蔽作用，這種結(jié)構(gòu)在高頻的（10G以上）IC封裝PCB設(shè)計(jì)中經(jīng)常會用采用，被稱為CPW結(jié)構(gòu)，可以保證嚴(yán)格的差分阻抗控制（2Z0），如圖1-8-19。

高速電路設(shè)計(jì)中的差分信號

差分走線也可以走在不同的信號層中，但一般不建議這種走法，因?yàn)椴煌膶赢a(chǎn)生的諸如阻抗、過孔的差別會破壞差模傳輸?shù)男Ч牍材Ｔ肼暋４送猓绻噜弮蓪玉詈喜粔蚓o密的話，會降低差分走線抵抗噪聲的能力，但如果能保持和周圍走線適當(dāng)?shù)拈g距，串?dāng)_就不是個問題。在一般頻率（GHz以下），EMI也不會是很嚴(yán)重的問題，實(shí)驗(yàn)表明，相距500Mils的差分走線，在3米之外的輻射能量衰減已經(jīng)達(dá)到60dB，足以滿足FCC的電磁輻射標(biāo)準(zhǔn)，所以設(shè)計(jì)者根本不用過分擔(dān)心差分線耦合不夠而造成電磁不兼容問題。

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| 發(fā)布時(shí)間：2018.07.19 來源：電源適配器廠家

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