電源適配器高速PCB布線設(shè)計經(jīng)驗簡述

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電源適配器高速PCB布線設(shè)計經(jīng)驗簡述

在電源適配器設(shè)計中，需要各種長度的布線。電源適配器設(shè)計高速系統(tǒng)并不僅僅需要高速元件，更需要優(yōu)質(zhì)的設(shè)計方案。設(shè)備模擬方面的重要性與數(shù)字方面是一樣的。在電源適配器布線上，信號從線的始端（如信號源）傳輸?shù)浇K端（如負載）需要一定的時間。已經(jīng)證實，電信號在分布良好的導線中的傳輸速度為3×108m/s。假設(shè)布線的長度為5m，信號從始端到終端就需要17ns，也就是說，信號存在17ns的延時。這種延時在低速系統(tǒng)中可以被忽略，但在高速系統(tǒng)中，這個數(shù)量級的延時是不能被忽略的。高速門電路（如74TTL系列數(shù)字集成電路）的平均延時只有幾納秒，ECL數(shù)字集成電路的延時可達1～2ns，CPLD/FPGA的延時則更小。可見，在這些高速電路系統(tǒng)中，PCB的線上延時是不能被忽略的。高速PCB設(shè)計還需考慮其他的問題，例如，當信號在導線上高速傳輸時，如果始端阻抗與終端阻抗不匹配，將會出現(xiàn)電磁波的反射現(xiàn)象，它會使信號失真，產(chǎn)生有害的干擾脈沖，從而影響整個系統(tǒng)運行。因此，在設(shè)計高速PCB時，信號延時的問題必須認真考慮，電路分析需要引入EMI/EMC分析，在這種情況下，經(jīng)典的集成電路理論已不再適用，在電路仿真設(shè)計程序中應使用分布電路模型。
目前，一些PCB設(shè)計人員總是根據(jù)“感覺”來進行PCB的設(shè)計，而不是使用適當?shù)姆椒ê鸵?guī)則。在高速系統(tǒng)中，噪聲問題是一個較基本的考慮。高頻會產(chǎn)生輻射進而產(chǎn)生干擾。邊緣極值的速度可以產(chǎn)生振鈴，反射以及串擾。如果不加抑制的話，這些噪聲會嚴重損害系統(tǒng)的性能。而高速的模擬和/或數(shù)字電路的設(shè)計，幾乎不可能憑感覺設(shè)計出可靠的電路，因為僅憑“感受”進行設(shè)計可能導致的結(jié)果是：

?　不可預期的系統(tǒng)行為。
?　模擬系統(tǒng)傳輸路徑上產(chǎn)生不可接受的噪聲。
?　系統(tǒng)的穩(wěn)定性和可靠性會因為溫度的變化產(chǎn)生很大的差別。
?　在同一PCB上連接的元器件上產(chǎn)生虛假的位錯誤。
?　大量的電源適配器和地噪聲。
?　過沖、下沖及短時信號干擾等。

2．電源適配器高速電路的定義
通常，數(shù)字邏輯電路的頻率達到或超過50MHz，而且電源適配器工作在這個頻率之上的電路占整個系統(tǒng)的1/3以上，就可以稱其為高速電路。盡管現(xiàn)在的EDA工具很強大，但隨著電源適配器PCB尺寸要求越來越小，器件密度越來越高，PCB設(shè)計的難度并不小。如何實現(xiàn)PCB高的布通率以及縮短設(shè)計時間呢？
實際上，電源適配器與信號本身的頻率相比，信號邊沿的諧波頻率更高，信號快速變化的跳變（上升沿或下降沿）引發(fā)了信號傳輸?shù)姆穷A期結(jié)果。如果線傳播延時大于數(shù)字信號驅(qū)動端上升時間的1/2，則可認為此類信號是高速信號并產(chǎn)生傳輸線效應。信號的傳遞發(fā)生在信號狀態(tài)改變的瞬間，如上升或下降時間。信號從驅(qū)動端到接收端經(jīng)過一段固定的時間，如果傳輸時間小于上升或下降時間的1/2，那么在信號改變狀態(tài)前，來自接收端的反射信號將到達驅(qū)動端。否則，反射信號將在信號改變狀態(tài)后到達驅(qū)動端。如果反射信號很強，疊加的波形就有可能會改變邏輯狀態(tài)。

3．電源適配器高速信號的確定
通常，通過元器件手冊可以查出信號上升時間的典型值。而在PCB設(shè)計中，實際布線長度決定了信號的傳播時間。如果過孔多、元器件引腳多，或者網(wǎng)絡(luò)上設(shè)置的約束多，將導致延時增大。一般情況下，高速邏輯器件的信號上升時間約為0.2ns。
以Tr表示信號上升時間，Tpd表示信號線傳播延時，若Tr>4Tpd，信號落在安全區(qū)域；若2Tpd<Tr≤4Tpd，信號將落在不確定區(qū)域；若Tr≤2Tpd，信號將落在問題區(qū)域。當信號落在不確定區(qū)域或問題區(qū)域時，應該使用高速布線方法進行PCB設(shè)計。

4．電源適配器高速PCB設(shè)計流程
信號完整性（SignalIntegrity）是指電路系統(tǒng)中信號的質(zhì)量。如果在要求的時間內(nèi)，信號能不失真地從源端傳送到接收端，就稱該信號是完整的。隨著電子技術(shù)的不斷發(fā)展，各種信號完整性問題會層出不窮，而且可以預見，今后還會出現(xiàn)更多的問題。所以，了解信號完整性理論，進而指導和驗證高速PCB設(shè)計是一件刻不容緩的事情。
傳統(tǒng)的PCB設(shè)計一般經(jīng)過原理圖設(shè)計、布局、布線、優(yōu)化4個主要步驟。由于缺乏高速分析和仿真指導，信號的質(zhì)量無法得到保證，而且大部分問題必須等到制板測試后才能發(fā)現(xiàn)，這就大大降低了設(shè)計的效率，增加了成本，顯然在激烈的市場競爭下，這種設(shè)計方法是很不利的。于是，針對高速PCB設(shè)計，業(yè)界提出了一種新的設(shè)計思路，稱為“自上而下”的設(shè)計方法，這是一種建立在實時仿真基礎(chǔ)上優(yōu)化的高效設(shè)計流程，如圖1-3-1所示。

從圖1-3-1可以看出，在完成高速PCB設(shè)計前，經(jīng)過多方面的仿真、分析和優(yōu)化，可以避免絕大部分可能產(chǎn)生的問題。如果依托強大的EDA仿真工具，基本上能實現(xiàn)“設(shè)計即正確”的目的。

5．傳輸線
傳輸線（TransmissionLine）是指由兩個具有一定長度的導體組成回路的連接線，有時也稱為延遲線。PCB上的傳播信號的路徑一般可以分為兩種，如圖1-3-2所示。一種是普通意義下的布線，一般認為在任何時段布線上的任意點上的電勢都相等；另一種是傳輸線，傳輸線要考慮信號傳播時的影響，并假定信號在傳輸時，沿傳輸線上的每一點都有不同的電勢。

6.電源適配器高速PCB設(shè)計規(guī)則總結(jié)及原因分析

1）PCB 時鐘頻率超過5MHZ 或信號上升時間小于5ns，一般需要使用多層板設(shè)計。

原因：采用多層板設(shè)計信號回路面積能夠得到很好的控制。

2）對于多層板，關(guān)鍵布線層（時鐘線、總線、接口信號線、射頻線、復位信號線、片選信號線以及各種控制信號線等所在層）應與完整地平面相鄰，優(yōu)選兩地平面之間。

原因：關(guān)鍵信號線一般都是強輻射或極其敏感的信號線，靠近地平面布線能夠使其信號回路面積減小，減小其輻射強度或提高抗干擾能力。

3）對于單層板，關(guān)鍵信號線兩側(cè)應該包地處理。

原因：關(guān)鍵信號兩側(cè)包地，一方面可以減小信號回路面積，另外防止信號線與其他信號線之間的串擾。

7.布線的整理

如果你所使用的EDA工具軟件能夠列出信號的布線長度，檢查這些數(shù)據(jù)，你可能會發(fā)現(xiàn)一些約束條件很少的信號布線的長度很長。這個問題比較容易處理，通過手動編輯可以縮短信號布線長度和減少過孔數(shù)量。在整理過程中，你需要判斷出哪些布線合理，哪些布線不合理。同手動布線設(shè)計一樣，自動布線設(shè)計也能在檢查過程中進行整理和編輯。

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| 發(fā)布時間：2019.06.29 來源：電源適配器廠家

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